以下代码将`a ~| b`写作`a |~ b`（即`a | ~b `），应当判断Wrong Answer。但系统波形图显示正确，却判断为Accept。 ```verilog module top_module( input a, input b, output out ); assign out = a |~ b; endmodule ``` <img width="871" height="212" alt="Image" src="https://github.com/user-attachments/assets/3cb413de-1c23-4908-ac38-7cec786b5ff0" /> <img width="981" height="381" alt="Image" src="https://github.com/user-attachments/assets/ae08e870-3e96-4a6c-a30c-71e5b12df43f" />
以下代码将
a ~| b写作a |~ b（即a | ~b），应当判断Wrong Answer。但系统波形图显示正确，却判断为Accept。